covered-doc

Source: covered
Package: covered-doc
Versions: covered-doc (0.7.10-1), covered-doc (0.7.10-2), covered-doc (0.7.10-3), covered-doc (0.7.10-3.1), covered-doc (0.7.10-4), covered-doc (0.7.10-5), covered-doc (0.7.10-6), covered-doc (0.7.10-7), covered-doc (0.7.10-8), covered-doc (0.7.10-9), covered-doc (0.7.6-1), covered-doc (0.7.7-1), covered-doc (0.7.8-1), covered-doc (0.7.8-2), covered-doc (0.7.9-1)
Prioritize: 47
Description: Verilog code coverage analysis tool - documentation
 Covered is a Verilog code coverage utility that reads in a Verilog design and
 a generated VCD/LXT dumpfile from that design and generates a coverage file
 that can be merged with other coverage files or used to create a coverage
 report. Covered also contains the GUI coverage report utility that reads in a
 coverage file to allow interactive coverage discovery. Areas of coverage
 measured by Covered are: line, toggle, memory, combinational logic, FSM
 state/state-transition and assertion coverage.
 .
 This package contains the documentation.

Description-pt_BR: ferramenta de análise de cobertura de código Verilog - documentação
 Covered é um utilitário de cobertura de código Verilog que lê um projeto
 Verilog e um arquivo dump VCD/LXT gerado a partir desse projeto e gera um
 arquivo de cobertura que pode ser mesclado com outros arquivos de cobertura
 ou usado para criar um relatório de cobertura. Covered também contém o
 utilitário gráfico (GUI) de relatório de cobertura que lê um arquivo de
 cobertura para permitir descoberta de cobertura interativa. Áreas de
 cobertura medidas pelo Covered são: cobertura de linha, interruptor,
 memória, lógica combinacional, estado da máquina finita de estados e
 transição de estados e asserção.
 .
 Este pacote contém a documentação.

a35574c4d97ae864722321fc37fe5166 translated
ede585fe1140f4ab4194247627013f88 translated
20946437d63d56fc17e8cf36e86dd17d translated